IBM a démontré que sa puce sub-1nm fonctionne. L’usine pour la produire n’existe pas encore

Le laboratoire de recherche d’IBM à Albany, dans l’État de New York, a mis au point une puce fonctionnelle à 0,7 nanomètre — en dessous du seuil d’un nanomètre que beaucoup d’ingénieurs estimaient inaccessible avant la fin de la décennie. La puce intègre près de 100 milliards de transistors dans une surface grande comme un ongle. La démonstration est authentique. La production commerciale à grande échelle n’est pas prévue avant au moins cinq ans.

L’architecture, baptisée nanostack, fonctionne en empilant les transistors en deux niveaux verticaux plutôt qu’en une seule couche plate. Chaque niveau contient trois nanofeuilles de 15 atomes d’épaisseur, décalées plutôt qu’alignées entre elles. Ce décalage simplifie le routage des connexions électriques entre les niveaux et réduit le taux de défauts qui rendrait le design impraticable à l’échelle industrielle. Le procédé 2nm de TSMC, la référence commerciale la plus avancée en production de masse cette année, repose sur une architecture plate à niveau unique. IBM a ajouté un deuxième étage.

L’écart de performances par rapport à la puce 2nm d’IBM de 2021 est significatif : 50 % de puissance de calcul supplémentaire à consommation identique, ou 70 % de gain d’efficacité énergétique pour la même charge de travail. La densité SRAM s’améliore de 40 %. Pour les exploitants de centres de données d’intelligence artificielle — qui ont collectivement dépensé environ 300 milliards de dollars en infrastructure de calcul en 2025 — ces 70 % d’efficacité ne sont pas un chiffre abstrait. Ils changeraient l’économie de la construction des data centers, réduiraient les factures d’électricité qui constituent désormais le premier poste de coût de l’inférence IA, et diminueraient l’empreinte en infrastructure que les États sont sollicités à aménager.

IBM a collaboré avec Lam Research, Tokyo Electron, SCREEN et ASML sur les outils de fabrication nécessaires au nanostack. Aucune de ces sociétés n’a annoncé de calendrier de production. La feuille de route d’IBM projette une adoption commerciale dans un délai minimum de cinq ans ; l’analyse de MIT Technology Review, s’appuyant sur les mêmes données, estime à dix ans le déploiement généralisé. Les raisons de cet écart sont techniques. Empiler des transistors verticalement multiplie les modes de défaillance : un défaut dans le niveau supérieur peut compromettre la connexion électrique avec le niveau inférieur d’une manière que les architectures plates ne connaissent pas. Le budget thermique est serré : tout ce qui est construit dans le deuxième niveau doit rester en dessous de 400 °C, car des températures plus élevées dégradent les connexions déjà formées dans le premier. À l’échelle de la recherche, cette contrainte est gérable. À celle d’une usine produisant des milliards de puces par an, elle est le facteur déterminant.

Ce que nanostack établit, c’est que la densité des transistors peut encore doubler. La question qui plane sur l’industrie des semi-conducteurs depuis plusieurs années — la loi de Moore avait-elle atteint un mur physique infranchissable — a désormais une réponse : pas encore. La voie passe par la verticalité. La feuille de route d’IBM projette au moins une décennie de progression supplémentaire grâce aux architectures nanostack. Les premiers circuits commerciaux à cette densité ne sont attendus qu’à partir de 2031.

Étiquettes: ASML, IBM, nanostack, semiconductors, TSMC