L’EPYC Venice d’AMD est la première puce serveur en 2nm — 256 cœurs et 1,6 To/s de bande passante

L’industrie des semi-conducteurs a franchi un seuil. AMD a annoncé lors de son événement Advancing AI 2026 que l’EPYC Venice — la sixième génération de sa gamme de processeurs serveur, basée sur l’architecture Zen 6 — entre en production en volume sur le nœud de gravure 2 nm de TSMC. Aucune puce de calcul haute performance n’a été expédiée en 2 nm auparavant. Venice est la première.

La configuration phare accueille 256 cœurs et 512 threads répartis sur huit Core Complex Dies, chacun abritant 32 cœurs Zen 6 — soit une augmentation de 33 % de la densité de cœurs par rapport à la conception CCD précédente. La plateforme introduit un nouveau socket SP7 avec 16 canaux mémoire, portant la bande passante agrégée à 1,6 To/s, soit près de trois fois les 614 Go/s de la génération sortante Turin. Le PCIe Gen 6 à 64 Gbit/s et une Infinity Fabric de cinquième génération complètent la pile d’interconnexion.

Le nœud 2 nm de TSMC effectue le passage des FinFET aux transistors nanofeuillets GAA (gate-all-around) — un changement structurel que TSMC évalue à une performance supérieure de 10 à 15 % à enveloppe de puissance identique, ou une consommation réduite de 25 à 30 % à performance équivalente, avec une densité de transistors accrue de 15 %. AMD revendique une amélioration de 70 % du débit CPU par rapport aux cœurs Zen 5 de Turin. Dans les charges de travail d’inférence IA, AMD revendique 2,2 fois le débit de la plateforme concurrente Vera de NVIDIA au niveau des 256 cœurs.

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Venice est décliné en quatre gammes de produits. Le produit phare EPYC 9006 SP7 est le modèle Agentic AI à 256 cœurs avec un boost à 5 GHz et 128 voies PCIe Gen6. L’EPYC 9006X SP7 plafonne à 96 cœurs mais fonctionne à 5,15 GHz avec trois fois plus de cache L3 par cœur — ciblant les charges de travail HPC et de simulation où la latence importe plus que le parallélisme brut. Une gamme SP8 couvre les déploiements en périphérie et contraints en puissance avec 8 à 128 cœurs. Un quatrième SKU, l’EPYC 9006 LP Verano, embarque de la mémoire LPDDR5X et une bande passante CPU-à-GPU de 112 Gbit/s pour les châssis IA à l’échelle du rack.

Le cache L3 total du SKU phare atteint 1 152 Mo de 3D V-Cache — un chiffre qui devient pertinent pour les couches de modèles IA qui peuvent être conservées sur la puce plutôt que de retourner en DRAM. AMD n’a pas divulgué les prix pour aucune variante de Venice. Les fournisseurs cloud et les OEM devraient annoncer leurs fenêtres de disponibilité indépendamment, plusieurs grands hyperscalers étant déjà confirmés comme clients précoces.

Le contexte concurrentiel est important. La prochaine génération Granite Rapids-D d’Intel est toujours sur Intel 18A, qui reste à des mois d’un rendement en volume à l’échelle requise pour un produit comme celui-ci. Le virage de NVIDIA vers son propre silicium CPU avec Vera et Grace signifie que le fournisseur de GPU est désormais également un concurrent direct dans le socket CPU. Venice arrive avant que l’une ou l’autre alternative n’atteigne une échelle de production comparable, ce qui se traduit historiquement par des taux de victoire dans les cycles d’approvisionnement cloud qui s’étendent sur 12 à 18 mois.

Pour les opérateurs de charges de travail IA, le chiffre de la bande passante mémoire est le plus immédiatement pertinent. L’entraînement et l’inférence à grande échelle sont des opérations principalement limitées par la bande passante, et doubler la bande passante effective par nœud de rack modifie le calcul du coût par token de manière mesurable. Les opérateurs cloud qui maintenaient de grandes réservations de GPU en partie pour compenser les goulots d’étranglement CPU ont désormais une voie alternative. Cette arithmétique se réglera au cours des deux prochaines saisons d’approvisionnement.

Étiquettes: intelligence artificielle, AMD, EPYC Venice, HPC, processeur serveur, Zen 6

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